（原标题：小芯片堆叠，英特尔和AMD的不同作念法）

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2017 年，AMD 推出代号为 Naples 的第一代 Epyc 贬责器后不久，英特尔就玩笑说，其竞争敌手为了保捏联系性，仍是铩羽到只可将一堆台式机芯片粘在沿途的地步。

灾祸的是，关于英特尔来说，这句褒贬已过程时了，短短几年后，这家 x86 巨头就运行我方寻找粘合剂了。

英特尔的Xeon 6贬责器于本年运行分阶段推出，这是其第三代多芯片 Xeon 贬责器，亦然其首款继承与AMD我方的异构芯片架构近似的数据中心芯片。

固然英特尔最终意志到了AMD小芯片策略的理智之处，但其关节却人大不同。

打破标线收尾

快速转头一下为什么这样多 CPU 遐想正在远隔单片架构，这主要归结为两个要素：掩模版收尾和产量。

一般而言，在工艺本领莫得要紧校正的情况下，更多内核势必意味着更多硅片。关联词，芯片履行尺寸存在履行收尾 - 咱们称之为光罩极限 - 粗略为 800 平日毫米。一朝达到极限，连接扩张筹画的惟一关节便是使用更多芯片。

咱们目下看到好多家具（不单是是 CPU）齐继承了这种本领，它们将两个大型芯片塞进一个封装中。Gaudi 3、Nvidia的Blackwell和英特尔的Emerald Rapids Xeons 只是其中几个例子。

多芯片的问题在于，它们之间的桥梁往往是带宽方面的瓶颈，何况有可能引入格外的蔓延。这频繁不像将职责负载散播到多个插槽那么糟糕，但这亦然一些芯片遐想师倾向于使用较少数目的较大芯片来扩张筹画的原因之一。

关联词，制造更大的芯片如实资本腾贵，因为芯片越大，劣势率就越高。这使得使用宽阔较小的芯片成为一个有诱惑力的建议，并解释了为什么AMD的遐想使用了如斯多的芯片——最新的Epycs芯片多达 17 个。

了解了这些基础常识后，让咱们深刻筹商一下英特尔和AMD最新Xeons和Epyc贬责器的不同遐想理念。

AMD的作念法

咱们将从AMD的第五代Epyc Turin贬责器运行。具体来说，咱们正在研究该芯片的 128 核 Zen 5 版块，它具有 16 个4nm中枢复合芯片 (CCD)，这些芯片围绕着基于台积电 6nm 工艺本领制造的单个 I/O 芯片 (IOD)。

AMD 最新的Epycs配备多达 16 个筹画芯片

淌若这听起来很熟识，那是因为 AMD 在其第二代 Epyc 贬责器上使用了疏浚的基本公式。算作参考，第一代Epyc缺少特有的 I/O 芯片。

正如咱们前边提到的，使用宽阔较小的筹画芯片意味着 AMD 不错取得更高的产量，但这也意味着他们不错在 Ryzen 和 Epyc 贬责器之间分享硅片。

淌若这些芯片看起来很熟识，那是因为 AMD 的 Epyc 和 Ryzen 贬责器履行上分享疏浚的筹画芯片。

此外，使用八核或十六核 CCD（每个 CCD 具有 32 MB 的 L3 缓存），AMD 在按缓存和内存比例扩张中枢数目时不错取得格外的机动性。

举例，淌若您思要一个具有 16 个内核的 Epyc（由于许可收尾，这是 HPC 职责负载的常见 SKU），最赫然的结束关节是使用两个八核 CCD，两个 CCD 之间有 64 MB 的 L3 缓存。然而，您也不错使用 16 个 CCD，每个 CCD 只须一个内核处于行为现象，但板载缓存为 512 MB。这听起来可能很肆意，但这两种芯片如实存在。

AMD 的第五代Epycs解任熟识的模式，即16个筹画芯片围绕一个中央 I/O 芯片。

另一方面，I/O 芯片崇拜除筹画除外的险些扫数功能，包括内存、安全性、PCIe、CXL 和其他 I/O（如 SATA），何况还充任芯片 CCD 与其他插槽之间通讯的主干。

以下是对 AMD Epyc Turin I/O 芯片的详备先容。

将内存戒指器舍弃在I/O芯片上如实有一些优点和舛误。从好的方面来说，这意味着内存带宽在很猛进程上寂然于中枢数目而扩张。舛误是某些职责负载的内存温顺存探询蔓延可能会更高。咱们强调“可能”，因为这种事情高度依赖于职责负载。

英特尔Xeon的chiplet 之旅

谈到英特尔，这家芯片制造商对多芯片硅片的贬责格局与 AMD 有很大不同。固然当代 Xeon 贬责器采器具有不同筹画和 I/O 芯片的异构架构，但情况并非老是如斯。

英特尔首款多芯片 Xeon 贬责器，代号为Sapphire Rapids，继承一块单片、中等中枢数芯片或四块顶点中枢数芯片，每块芯片齐有我方的内存戒指器和板载 I/O。Emerald Rapids继承了近似的模式，但为芯片中枢数较高的 SKU 选拔了两块更大的芯片。

正如您在 Sapphire 和 Emerald Rapids 之间看到的，英特尔从四个中型芯片调遣为一双近乎网状的有限芯片。

扫数这一切齐跟着 Xeon 6 的推出而发生了篡改，英特尔将I /O、UPI 连合和加快器移至基于英特尔 7 工艺节点制造的一双芯片上，这对芯片位于基于英特尔 3 制造的中心的一到三个筹画芯片之间。

出于稍后会讲到的原因，咱们将主要崇拜英特尔更主流的 Granite Rapids Xeon 6 贬责器，而不是其多核 Sierra Forest 部件。

望望英特尔的筹画芯片，咱们就能发现它与 AMD 的第一个要紧分离。每个筹画模块至少有 43 个板载中枢，可把柄 SKU 开启或关闭交融。这意味着英特尔结束 128 个中枢所需的芯片数目比 AMD 少得多，但由于面积较大，因此制品率可能会更低。

把柄 SKU，Granite Rapids 使用夹在一双 I/O 芯片之间的一到三个筹画芯片。

除了增多内核除外，英特尔还选拔将这些芯片的内存戒指器放在筹画芯片上，每个芯片补助 4 个通谈。表面上，这应该不错镌汰探询蔓延，但这也意味着，淌若你思要扫数 12 个内存通谈，就需要填充扫数 3 个芯片。

关于咱们上个月看过的 6900P 系列部件，你无用缅思这少许，因为每个 SKU 齐配有三个筹画芯片。关联词，这意味着 72 核版块只欺诈了封装中一小部分硅片。相同，咱们之前扣问过的 16 核 HPC 中心 Epyc 亦然如斯。

另一方面，英特尔将于明岁首推出的 6700P 系列部件将配备一个或两个筹画芯片，具体取决于所需的内存带宽和中枢数目，这意味着内存通谈在高端将收尾为 8 个，在板载单个筹画芯片的设立中可能只须 4 个。咱们目下还不澄莹 HCC 和 LCC 芯片上的内存设立，因此英特尔有可能增强了这些部件上的内存戒指器。

与 AMD 的 Epyc 一样，英特尔的 Xeon 目下继承带有筹画和 I/O 芯片的异构芯片架构。

英特尔的 I/O 芯片也至极薄，并包含 PCIe、CXL 和 UPI 链路组合，用于与存储、外围缔造和其他插槽进行通讯。除此除外，咱们还发现了好多用于径直流 (DSA)、内存分析 (IAA)、加密/解密 (QAT) 和负载均衡的加快器。

咱们得知，在 I/O 芯片上舍弃加快器的部分原因是为了让它们更汇集收支芯片的数据。

咱们接下来要去那里？

从名义上看，英特尔的下一代多核贬责器代号为 Clearwater Forest，瞻望将于来岁上半年推出，其型号与 Granite Rapids 近似，具有两个 I/O 模块和三个筹画模块。

它可能看起来像浮松版的 Granite Rapids，但赫然那只是心事着更多芯片的结构硅。

关联词，外在是会骗东谈主的。据咱们了解，这三个筹画芯片履行上只是心事着好多较小筹画芯片的结构硅片，而这些较小的筹画芯片自己位于有源硅片中介层之上。

把柄英特尔本年早些时候展示的服从图，Clearwater Forest 每个封装最多可使用 12 个筹画芯片。使用硅中介层毫不是崭新事，它提供了好多平允，包括芯片间带宽更高、蔓延比有机基板中频繁看到的更低。这与英特尔中枢数最高的 Sierra Forest 部件上的一双 144 核筹画芯片大不疏浚。

淌若英特尔本年早些时候发布的渲染图有任何可参考之处，那么 Clearwater Forest 心事的芯片数目要比 Granite Rapids 多得多

天然，扣问 Clearwater 丛林将使用的本领的服从图并不料味着来岁到达时咱们将会得到竣工疏浚的本领。

也许更大的问题是 AMD 下一步将把其小芯片架构带向何方。望望 AMD 的 128 核 Turin 贬责器，封装上莫得太多空间容纳更多硅片，但 House of Zen 仍有一些选拔。

率先，AMD 不错选拔更大的封装，为格外的芯片腾出空间。或者，该芯片制造商也不错将更多内核封装到更小的芯片上。关联词，咱们怀疑 AMD 的第六代 Epycs 最终可能看起来更像其 Instinct MI300 系列加快器。

MI300A 将 24 个 Zen 4 中枢、6 个 CDNA 3 GPU 芯片和 128GB HBM3 内存整合到一个封装中，旨在骄慢 HPC 职责负载的需求

您可能还谨记，与 MI300X GPU 沿途推出的还有一款 APU，它将芯片的两个 CDNA3 模块换成了三个 CCD，中间有 24 个 Zen 4 中枢。这些筹画模块堆叠在四个 I/O 芯片上，并联接到一组八个 HBM3 模块。

目下，这只是估计，但不难思象 AMD 会作念近似的事情，将扫数内存和 GPU 芯片换成格外的 CCD。这样的遐想可能也会受益于更高的带宽和更低的芯片间通讯蔓延。

这是否真实会结束，只须时辰智商施展。咱们瞻望AMD的第6 代Epycs 将于 2026 年底上市。

https://www.theregister.com/2024/10/24/intel_amd_packaging/

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